第三代AMDRyzen3000处理器前导与架构介绍

　　呼！在效能解禁前，先来了解下全线首发 8 颗 Ryzen 9、7、5 的 3000 系列处理器，以及 7nm、Zen2 架构下的革新，如何榨出 +15% IPC 的效能提升。而下一篇就等待 7/7 号解禁，在带来 Ryzen 的效能、游戏测试，以及 Navi 的游戏测试啰！
　　全线首发 8 颗 Ryzen 9、7、5 的 3000 系列处理器
　　AMD CEO Dr. Lisa Su 于今年 COMPUTEX CEO Keynote 首发第三代 Ryzen 3000 系列处理器，又在 E3 Live 活动中给出 16 核心的惊喜 Ryzen 9 3950X，这波 7/7 号上市的名单就有着 7 颗 Ryzen 9、7、5 的 3000 系列处理器，而 Ryzen 9 3950X 稍晚于今年 9 月推出。
　　↑ Ryzen 3000 系列规格表。
　　玩家可比对上表处理器规格，Ryzen 9 有着 3900X 12C24T 与 3950X 16C32T 处理器，这两颗原为 Threadripper（TR4）系列规格，但这次因 Zen2 的架构升级，下放至 Ryzen AM4 平台。
　　时脉方面，3900X 最高 4.7GHz Turbo、3950X 4.6GHz Turbo，可见这两颗天身体质都不错，而两者皆是 105W TDP，只不过定价策略 3950X / $749、3900X / $499，这价格差异确实有点大，但与同核心的竞品相比，恩！还行阿。
　　Ryzen 7 的 3800X 与 3700X 都是 8C16T 处理器，仅差异在时脉、价格与 TDP。3800X 是整个系列中预设最高 3.9GHz 的基础时脉，但 Turbo 仅 4.5GHz，而相较 3700X 则是 3.6 / 4.4GHz。只不过预设下 3800X 为 105W TDP、3700X 65W TDP，主要是让玩家、系统商可有不同的选择，再加上 3800X / $399、3700X / $329 定价，可见这代 8C 甜蜜点无疑是 3700X。
　　↑ Ryzen 7 与 9 都标配 Wraith Prism RGB 信仰风扇。
　　至于主流 Ryzen 5 的 3600X 与 3600 都是 6C12T 处理器，同样差异在时脉、TDP 与价格，相对价格对比竞品都相当超值。
　　最后，这次首发中还有 Ryzen 5 3400G（Vega 11）4C8T 与 Ryzen 3 3200G（Vega 8）4C4T，这两颗实际是上代 12nm、Zen+ 产品，但也因此 CPU 与 GPU 时脉双提升，而且 3400G 不仅定价降低，换 Wraith Spire 95W 散热器并改用 Metal TIM 导热介质，这颗 APU 可以期待阿！
　　↑ Ryzen 5 3400G 价格降、换散热器、改 Metal TIM，期待。
　　首杀 7nm ＂Zen 2＂ 新架构 15% IPC 提升
　　第三代 Ryzen 获得如此的成功，除了与 TSMC 深度合作 7nm 製程之外，Zen 2 架构的改进也是功不可没。AMD 仅花 2 年的时间，让 Zen 2 架构有着 15% Instructions per Clock（IPC）的提升，主要重点在于：强化前端（Front-End）的分支预测（Branch Prediction）设计、提高整数（Integer）吞吐量、加倍浮点数（Floating Point）运算与降低记忆体延迟。
　　↑ AMD 花 2 年时间让 Zen 2 提升 15% IPC。
　　Zen 2 整体架构并无太大的改变，承袭 Zen 系列的设计，但在各部细节精进榨出更多的效能。Zen 2 主要有全新 L2 分支预测 TAGE、加大 Micro Op-Cache、加倍 L3 Chace、4 组 Integer Units 与 3 组 AGUs、3 AGENs per cycle、增加 loads / store 资源与支援 AVX256 浮点数运算。
　　各级快取也有着通道、容量的改变，以及对于虚拟化安全性、硬体强化安全机制等。
　　↑ Zen 2 架构改变重点。
　　↑ Zen 2 架构改变重点。
　　处理器前端的分支预测（Branch Prediction），L1 採用 Hashed Perceptron 预测，尽可能的预取，而 L2 则採用新的 TAGE 预测，以额外的标记实现更长的分支记录，获得更好的预测结果。
　　因此加大 BTB（Branch Target Buffer）分支目标缓冲，记录更多的指令预测与快取要求，L1 BTB 加大至 512 entry、L2 BTB 加倍至 7K entry，而 L0 BTB 维持 16 entry 不变，此外 Indirect Target Array 加大至 1K entry。
　　这样的改变下，可大幅降低 30% 的错误预测率。虽然 L1-I Cache 降至 32KB 但提升至 8-way 通道，亦可增加预取与提高使用率。
　　↑ Fetch。
　　解码 Decode 方面，Micro-op Cache 加大至 4K entry，比以往储存更多的解码指令，并提升调度率给予 8 Fused Instruction 至缓冲的通道；而解码器依旧 4 Instruction 输出至缓冲，在一个週期下可输出 6 Micro-Op Dispatch 调度。
　　↑ Decode。
　　整数 Integer 运算单元，每週期可接收 6 个 Micro-Op Dispatch，至 224 entry Reorder Buffer，而整数单元技术上有着 4 个 16-entry ALU Scheduler、1 个 28-entry AGU Scheduler，共 92 个整数调度器。
　　同样每週期可执行 4 ALU、3 AGU 的运算，并加强 SMT 多执行绪的 ALU、AGU 的调度公平，并追蹤特定 ALU 操作，管理自旋锁（SpinLock）的状况。
　　↑ Integer
　　浮点数 Floating Point 运算单元，可说这代一大很有感提升，支援 AVX2 指令，意味着 AMD 加倍 Floating Point 与 Load / Store 频宽至 256b，因此可在一个週期执行 AVX2 的运算。而 AMD 说道实际运行 AVX 时并无设计降低时脉的设置，但最终可能因功耗、散热而自动调节。
　　↑ Floating Point。
　　Load / Store 单元，也对应着运算单元的改变，提升至每週期 2 个 256-bit 载入、1 个 256-bit 储存操作，而 Store Queue 也增加至 48 entry。
　　↑ Load / Store。
　　↑ 这代快取主要是加大频宽、容量。
　　↑ Zen 2 加入新的快取指令：CLWB、WBNOINVD 与 QOS 等。
　　精进 Chiplet 设计 7nm CCD、12nm cIOD
　　Zen 2 维持着同样的 Core Complex（CCX）设计，每个 CCX 当中有着 4 个核心以及各自的快取，并将所有对外 I/O 抽离，成为 Chiplet 小核心设计。因此，一颗 Ryzen 处理器，将包含至少一颗 CCD（内含两颗 CCX）与一颗 cIOD（I/O Die）。
　　↑ CCX。
　　↑ CCD + cIOD。
　　CCD 之间的 2 颗 CCX 相互以 Die-to-Die Infinity Fabric 沟通，并有着 32B/cycle 双向与 cIOD 的 Data Fabric 传输资料；因此 cIOD（I/O Die）主要包含 Data Fabric、记忆体控制与 I/O Hub 等功能。
　　↑ 路线框架图。
　　Zen 2 实质上是各单元的精进与强化，但改以 Chiplet 设计的 7nm CCD 与 12nm cIOD，更考验着 AMD 如何实现在 AM4 脚位上。因此，这一代 Ryzen 处理器，为了维持相同的针脚，採用着 12 层电路板（substrate），据悉全球只有两家 Vendor 可製作 microPGA 符合 Ryzen 所需。
　　而其中 12nm 採用 150um 的 Solder Bump、7nm 使用 130um 的 Copper Pillar 针脚，确保线路、针脚可相容于现有的 AM4 脚位。
　　↑ 採用更紧密的针脚，让 Zen 2 依旧相容 AM4。
　　↑ 混合着 Solder Bump 与 Copper Pillar 的封装。
　　↑ 电路板路线图。
　　小结
　　第三代 Ryzen 处理器效能的提升，其中 60% 可归功于 Zen 2 架构的改良，而 40% 则是频率与 7nm 製程的提升。
　　Zen2 比起 Zen 有着 15% IPC 提升，而实际效能比起 Zen+ 则有着 21% 的成长；至于实际效能比较就留待 7/7 号效能解禁时在跟各位报告了。
　　↑ 单核心效能提升。
　　来源: 第三代 AMD Ryzen 3000 处理器前导与架构介绍